Радиопромышленность. 2020; 30: 30-36
Проблемы реализации высокоскоростных каналов оперативной памяти DDR4 в российском многоядерном микропроцессоре нового поколения
https://doi.org/10.21778/2413-9599-2020-30-1-30-36Аннотация
Решение проблемы совместимости новых отечественных разработок с передовыми стандартами, постоянно осваиваемыми и используемыми в мировой микроэлектронной индустрии, требует основательной работы по анализу и оптимизации системной среды их внедрения. В статье приводятся результаты исследований работы канала оперативной памяти DDR4 нового микропроцессора «Эльбрус-8СВ». Основной проблемой явилась существенно меньшая, чем расчетная, скорость передачи данных по каналу. В связи с этим был реализован и внедрен в эксплуатацию метод исследования функционирования канала, основанный на формировании аналогов глазковых диаграмм, позволяющих судить об области работоспособности и устанавливать оптимальные настройки. Исследования, проведенные с использованием данного метода, позволили установить причины неудовлетворительных показателей работы канала и объективно оценить конструкторские решения, принятые при разработке. После учета этих результатов и внесения изменений в кристалл и коммутационную плату корпуса микропроцессора была выпущена усовершенствованная версия микропроцессора, в которой удалось достичь расчетной скорости передачи данных по каналу оперативной памяти.
Список литературы
1. Foster G. Anatomy of an Eye Diagram – a Primer. SyntheSys Research, Inc., 2004, 9 p.
2. Билялетдинов И. Е., Ометов А. Е., Тимин Л. С. Оптимизация параметров высокоскоростных каналов процессора с целью повышения отказоустойчивости вычислительного комплекса // Вопросы радиоэлектроники. 2018. № 2. С. 87–92.
3. Wang L., Stroud C. E., Touba N. A. System-on-Chip Test Architectures: nanometer design for testability. Burlington, Morgan Kaufmann Publishers, 2008, 856 p.
4. Wang L., Wu Ch., Wen X. VLSI Test Principles and Architectures: Design for Testability. San Francisco, Morgan Kaufmann Publishers, 2006, 777 p.
5. IEEE Std 1149.1–2001: IEEE Standard Test Access Port and Boundary-Scan Architecture. New York, Institute of Electrical and Electronics Engineers, 2001, 208 p. [Электронный ресурс]. URL: http://fiona.dmcs.pl/~cmaj/JTAG/JTAG_IEEE-Std-1149.1–2001.pdf (дата обращения: 12.12.2019).
Radio industry (Russia). 2020; 30: 30-36
Implementation problems of high-speed DDR4 channels in a new generation Russian multi-core microprocessor
https://doi.org/10.21778/2413-9599-2020-30-1-30-36Abstract
Solving the issue of compatibility for the new domestic developments with continuously implemented and used in global microelectronics industry cutting-edge standards requires substantial work on analysis and optimization of the implementation environment. The results of the new Elbrus 8SV microprocessor DDR4 random access memory channel study are provided in this article. The much lower than estimated channel data transfer speed has become the main issue. In order to overcome it the channel functioning study method has been developed and implemented. It is based on forming the analogs of eye diagrams, which allow estimating the area of operability and using the optimal settings. Studies held using this method allowed establishing the cause for unsatisfactory performance of the channel and objectively assessing design decisions made during development. After taking these results into account and applying changes to the chip and the circuit board of the microprocessor case, an improved version of the microprocessor was released. It became possible to achieve the calculated data transfer speed via the memory channel.
References
1. Foster G. Anatomy of an Eye Diagram – a Primer. SyntheSys Research, Inc., 2004, 9 p.
2. Bilyaletdinov I. E., Ometov A. E., Timin L. S. Optimizatsiya parametrov vysokoskorostnykh kanalov protsessora s tsel'yu povysheniya otkazoustoichivosti vychislitel'nogo kompleksa // Voprosy radioelektroniki. 2018. № 2. S. 87–92.
3. Wang L., Stroud C. E., Touba N. A. System-on-Chip Test Architectures: nanometer design for testability. Burlington, Morgan Kaufmann Publishers, 2008, 856 p.
4. Wang L., Wu Ch., Wen X. VLSI Test Principles and Architectures: Design for Testability. San Francisco, Morgan Kaufmann Publishers, 2006, 777 p.
5. IEEE Std 1149.1–2001: IEEE Standard Test Access Port and Boundary-Scan Architecture. New York, Institute of Electrical and Electronics Engineers, 2001, 208 p. [Elektronnyi resurs]. URL: http://fiona.dmcs.pl/~cmaj/JTAG/JTAG_IEEE-Std-1149.1–2001.pdf (data obrashcheniya: 12.12.2019).
